Сбор средств 15 Сентября 2024 – 1 Октября 2024
О сборе средств
поиск книг
книги
Сбор средств:
58.4% достигнуто
Войти
Войти
авторизованным пользователям доступны:
персональные рекомендации
Telegram бот
история скачиваний
отправить на Email или Kindle
управление подборками
сохранение в избранное
Личное
Запросы книг
Изучение
Z-Recommend
Подборки книг
Самые популярные
Категории
Участие
Поддержать
Загрузки
Litera Library
Пожертвовать бумажные книги
Добавить бумажные книги
Search paper books
Мой LITERA Point
Поиск ключевых слов
Main
Поиск ключевых слов
search
1
Prozessorentwurf: Von der Planung bis zum Prototyp
De Gruyter Oldenbourg
Dieter Wecker
std_logic
opc
downto
std_logic_vector
clr
clk
vhdl
sreg0
signal
port
sysbus
component
mikroprozessor
pc_q
abb
a_q
map
ʌ
einheit
befehl
sreg
declaration
ar_q
elsif
befehle
daten
architecture
entwurf
akku
systems
mr_q
komponenten
ausgang
ipv
speicher
mpu16a
oprec
datentransfer
q_a
opcode
verwendet
beschreibung
input
mpu12
jump
modellierung
output
akku_b
flags
ansteuervektor
Год:
2015
Язык:
german
Файл:
PDF, 3.18 MB
Ваши теги:
0
/
0
german, 2015
2
Prozessorentwurf mit VHDL: Modellierung und Synthese eines 12-Bit-Mikroprozessors
De Gruyter Oldenbourg
Dieter Wecker
std_logic
downto
clr
std_logic_vector
clk
vhdl
signal
port
mikroprozessor
component
opc
declaration
sysbus
architecture
map
abb
sreg0
modell
systems
operationswerk
einheit
oprec
modellierung
entwurf
simulation
a_q
ipr_d
ipv
steuerwerk
komponenten
mr_q
synthese
verwendet
erstellt
pc_q
folgende
opr_q
library
speicher
akku
ar_q
ipreq
opv
op_z
ieee.std_logic_1164
op_s
op_c
mhz
daten
zeigt
Год:
2018
Язык:
german
Файл:
PDF, 3.32 MB
Ваши теги:
0
/
0
german, 2018
3
Prozessorentwurf mit Verilog HDL: Modellierung und Synthese von Prozessormodellen
De Gruyter Oldenbourg
Dieter Wecker
clk
mikroprozessor
clr
input
opc
modellierung
output
einheit
verilog
opcode
abb
akku
systems
module
multiplexer
sysbus
zeigt
entwurf
befehle
modell
daten
slice
speicher
simulation
memory
befehl
operationswerk
q_out
synthese
next_state
ansteuervektor
data_im
endmodule
reset
ar_q
registers
verwendet
mr_q
steuerwerk
cycle
jump
pc_q
mhz
ausgang
a_q
schaltung
testbench
folgende
operationswerkes
shift
Год:
2021
Язык:
german
Файл:
PDF, 6.71 MB
Ваши теги:
0
/
0
german, 2021
4
刘大为速写集
刘大为
aln
sigin
aaw
abrshmatrsharranwraurrands
amd
anse
asr
aws
barren
barsky
beivaalran
beran
besant
bie
bkalib
bksra
bmr
bsc
cain
cate
ceaeien
cot
crane
diamaariaaar
dyvkdyymleg7
eaaez
eon
erm
esaxtret
fabra
fug
gama
gary
geg
gse
hbr
higehe
hiv
ics
ketes
mackars
mparmnmerraaale
mrk
naky
nees
oprec
paisz7i
pleas
png
refn
Файл:
PDF, 18.31 MB
Ваши теги:
0
/
0
1
Перейдите по
этой ссылке
или найдите бота "@BotFather" в Telegram
2
Отправьте команду /newbot
3
Укажите имя для вашего бота
4
Укажите имя пользователя для бота
5
Скопируйте последнее сообщение от BotFather и вставьте его сюда
×
×